PC-6001の回路図の解析(2)

　（回路図が手元にあることを前提に書いています）

　　図面を見ていても、ごちゃごちゃしたゲートや、実体配線図みたいに書かれているセレクタなどがあって、すごく読みづらい。なので、自分で回路を解釈しつつ、回路を書き直してみることにする。

　　とりあえず簡単そうなサブ・ブロックから...

・AY-3-8910周辺（サブ・ブロック左側）

　出力(ANALOG、A、B、C)にぶら下がっているμPC575は、多分アンプだろう。なのでとりあえず無視。FPGAでの実現方法はとりあえず後回しにする。

　ポートA、Bには、ジョイスティックポートがつながっているだけ。セレクタで1Pと2Pを切り替えている。出力も出来るみたいだ。知らなかった。

　真ん中上部のLS138は、I/Oポートのデコーダで、CS0N、CS1N、〜が、I/Oポートの8xH、9xH、〜を選択した時にアクティブになる。

　ちょうど中央のLS90は、２進＋５進カウンタで、AY-3-8910へのアクセスタイミングとCPUへのウエイトのタイミングを生成している。なぜ２進＋５進カウンタなのか不明。AY-3-8910をもうちょっと詳しく見る必要がありそうではある。

　上記のアクセスタイミングの回路とアドレス線より、AY-3-8910へアクセスしている。
　アドレス=0xA0 の時、LATCH ADDRESS
　アドレス=0xA1 の時、WRITE TO PSG
　アドレス=0xA2 の時、READ FROM PSG
　アドレス=0xA3 の時、INACTIVE

　となる。INACTIVE以外は、４クロックに１クロックの割合で'H'になるパルスを上記のアクセスタイミング回路が生成している。