SDRAM周りの設計(5)

　気持ちよくSDRAM が動いたと思って他の箇所を直したら、全く動かなくなってしまいました。

　コメントでアクセスに問題がある事の指摘を受けたので、これも修正しましたが、ダメ。
　（どうもCS はベタＬでも問題なかったようです）


　結局、データの取り込みのクロックが遅かったのが原因で、取り込みクロックを前にすると正常動作しました。
　3.5ns も前にしましたが...

　それに合わせて、チェック値も変更しました。


# wire delay(0.25ns) + SDRAM output delay(6ns) + wire delay(0.25ns)
set_input_delay -clock SDRAM_CLK -max 6.5 [get_ports DRAM_D*]

# wire delay(0ns) + SDRAM data hold(2.5ns) + wire delay(0 ns)
set_input_delay -clock SDRAM_CLK -min 2.5 [get_ports DRAM_D*]

　セットアップ側を8ns → 6.5ns にしています。