削減前は、65536word ×5bit のRAM が、削減後は、4096word ×5bit になりました。
削減は問題なく出来たんですが、間引きモードの時に画面にまともに出力できなくなっています。
（かろうじて画面に映っているものが分かる程度）
回路構成ですが、前に書いた
・PLLを使って、完全に合わせるのは難しい。ずれた時の対処も難しい。
をやっています。
PC-6001F では、基板上の50MHz からいろいろとクロックを作っています。
具体的には、
50MHz → 14.31318MHz （63/220 分周）画面周りのクロック
→ 15.972MHz (23/ 72 分周）CPU動作クロック
→ 25MHz ( 1/ 2 分周）VGA出力用クロック
→ 100MHz ( 2/ 1 逓倍）SDRAM用クロック
これを以下のように変更しました。
50MHz → 14.31318MHz （ 63/220 分周）
→ 114.546MHz （126/ 55 逓倍）→25.120MHz（ 25/114 分周）mk2用のVGAクロック
→25.175MHz（ 20/ 91 分周）P6用のVGAクロック
→ 15.972MHz (23/ 72 分周）CPU動作クロック
→ 95.833MHz (23/ 12 逓倍）SDRAM用クロック
VGA出力用のクロックは、PLL２段構成になっています。
分周比を自由に制御できれば１段で済むんですが、回路から来る制限なのかQuartus のバグなのか、設定したい値にならないようです。
何だかなーな感じです...
